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高級FPGA設計培訓

Verilog HDL高級編碼；
Modelsim、Debussy仿真工具及Synplify pro綜合工具的使用技巧；
建立HDL設計與電路實體間的對應關系；
Verilog HDL實現(xiàn)復雜邏輯設計及構建testbench的方法及技巧；
針對FPGA器件的代碼優(yōu)化方案；

FPGA設計原則(面積與速度平衡互換原則、硬件可實現(xiàn)原則、同步設計原則等；
FPGA的四種操作技巧(乒乓操作、串并轉換、流水線操作及數(shù)據(jù)同步等；

時序理論基本模型；
時序理論基本參數(shù)；
如何解決時序中的問題：關鍵路徑的處理；
跨時鐘域的處理：異步電路同步化；
亞穩(wěn)態(tài)的出現(xiàn)及解決方法；
利用QuarutsII提供的時序分析工具進行系統(tǒng)時序分析；
時序分析中不同參數(shù)設置情況下時序約束結果的異同比較；

單/雙口RAM、DPRAM工作時序及其使用；
FIFO工作時序及其使用；
ROM工作時序及其使用；
鎖相環(huán)及串行收發(fā)器工作原理及其使用；
對比手工編寫代碼與利用IP快速進行設計的異同；

常系數(shù)復雜FIR濾波器的設計;
使用基于IP核的設計方法和流程，針對速度、面積、和功耗的優(yōu)化;
使用EDA工具針對各個綜合階段的設計技巧，分析和驗證設計實例，綜合各種設計手段、分析方法、優(yōu)化和驗證方法;

基本實驗

I2C的設計與測試
RSIC-CPU的設計與測試
LDPC編碼器設計
M序列設計
高級加密標準AES設計
PS2鍵鼠接口設計與實現(xiàn)
異步fifo的設計與實現(xiàn)